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ASIC Design面试经验【6个offer】

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prodigalr 发表于 2015-2-8 17:15:26 | 显示全部楼层 |阅读模式

2014(7-9月) 电路/电子/半导体类 硕士 全职@ - 网上海投 - 技术电面 Onsite |Pass

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首先要特别感谢一下我的老婆,在我压力大,迷茫之际给予了我无限的关怀与帮助
版上关于ASIC的帖子不多,我希望能分享一下我的经验,希望能帮助到大家。楼主其实也是刚毕业工作没几年,然后在2014年中的时候跳了槽。当时拿到了湾区常见公司Google, Apple, Intel, Broadcom, Avago, Nvidia, Marvell等大大小小10多个电面,无一例外都拿到了onsite,最后拿到6offer, 选择了一家自己比较喜欢的公司。
先说一些和技术无关的话题。找工作最重要的其实是时机。这包含了两部分,时间与机遇。客观因素很多,尤其是机遇,哪些公司招人哪些不招人,突然open和突然freeze,这些很多都不是人为可以绝对控制的。通过自己的同学同事多多了解最近的行业行情有助你判断找工作的时机,最终这些都会变成你的筹码
其次,一而再再而衰三而竭。如果找工作的周期拖的太长,信心与状态都会越来越难调整到最佳。如果你只想去一家一个组,那你只需要把自己的状态调整到最好就行。如果你想要多个选择(公司/组),那你就必须调整自己的时间安排,事先尽可能了解尽量将所有的电面/onsite集中在某一个时间点内。
所以这里特别推荐一个well-known的网站:https://asicdigitaldesign.wordpress.com。除了一些basicinterviewquestion之外,这个blog最大的好处就是有不少ASICpost。当你因为种种原因迷失了自己,不知道如何开始的时候,我就是来到这个网站,花了1-2天把每个post都仔细看看,仿佛回到了校园,找回了当初学习digital的乐趣……如果说硬件有leetcode,这个我觉得勉强可以算一个,起码作为ASIC front end的人,或多或少都会有收获
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下面来讲正事
作为一个ASIC Engineer其实是一个非常专一的工种,每个人都只是负责茫茫长flow中的一小块,responsibility一般不外乎是System/Architecture, Design, Integration, DFT, DV, Synthesis, STA,Place&Route 等等。根据你所在team的需要和兴趣专门准备,我面试的都是design的职位,所以只熟悉这一块
Most Important:
Be prepared for every detail about your resume。一般写上的就要准备被问到
Also:
Be prepared for stress test. 有一些人就是会故意给你找茬,以问倒你为究极目标,考察的就是你面对压力的能力,楼主脾气不好这种interview一般如果是老印来问,总是挂得很惨。总体思路就是2个,一是准备充分,无懈可击,二是判断分析,及时放弃。
Computer Architecture,
一般问的比较多的就是pipelinecache
Pipeline可不仅仅是简单的5-stage CPU,会有很多实际的问题,无穷无尽的变化。这里提供一个准备的思路。Pipeline的核心难点其实是解决各种conflict。正是因为有了各种conflict,才有了hazard以及各种解决办法,只有活学活用才能应变自如。
Cache 问过各种mappingcoherence以及protocol
Integration/flow/DV
一般都会问你做过哪些integration,你负责哪块,你觉得的frontend flow是如何,如何improve quality of design,作为开放式的问答,请准备15-20分钟回答,因为对面的回答可能只有一句话:what else can we do? 还有经常问的一些题目就是centralized vs. distributed,包括clock, CPU等等。
面试Design的时候被DV的人面试过2次,主题只有1个,问如何加强DesignDV之间的collaboration。时间长达45分钟。
RTL/Design/Coding
这是ASIC的核心,也是最能体现个人素质的部分,当然也是最难准备的,各种Data Pathdesign分分钟教你如何做人
这里说一下,提到CodingDesign这部分不得不提大神Clifford E. Cummings,请麻烦叫他扫地神僧直接移步:http://www.sunburst-design.com/papers/,不论是在准备找工作还是像我这样工作没几年的,都非常建议细读这里的文章。
Design的题目是“罄竹难书”,这里有几个比较重要的方面
1.      Synchonization/Async FIFO:从code到synchronization的方方面面,这是整个digital front design核心中的核心,基本可以占到整个面试的40%或更多,很多sync的问题就可以问到45分钟到1个小时,根据各种corner case各种不同的需求,使用各种不同的design和optimization的model。真的只能再次强调一下,无synchronization,不design,请认真了解synchronization的各种细节,准备各种极端case的优化和设计问题。
2.      Clock Gating。
3.      FSM:有限状态机,这是务必要十拿九稳的项目。除了基本的coding之外,还必须要了解meely和moore machine的区别,这是实际应用中非常crucial的,问题只有一个,你何时选meely, 何时选moore,为什么?
千万不要以为FSM就是简单的BCD 5 和sequence detect这么简单,稍微变化一下,给大家做个参考:
请设计一个       1bit serial sequencedetect。输出为1 当 pattern 为010 “或” 10100101,bit可以复用
4.      Arbiter,coding非常常见的题
5.      Scalable design:这个其实特别特别的重要,因为直接可以看出你的coding style和一些基本功,如何写出一个parameter based MUX/DEMUX,encoder等等,请发挥你的想象,因为这些都是我面试到过的。
出一道大题给大家,空闲之时可以自己想一想怎么写一个scalablearbiter 1) I/O width可变 2) fix-orderround-robin可选。这个如果可以不作专门准备就漂亮写出来,我觉得功力就是非常深厚了。
Power,
1.      Dynamic和Static power的概念要比较清楚,并且了解
2.      了解一下基本的power technology,移步www.synopsys.com/lpmm 下载吧,基本都是工业界常用的技术。一般会问你如果减少dynamic power或static power,类似brain storm。
3.      如果有UPF的经验,可以准备一下UPF的template,一般如果有integration的需求,都会要求做一些UPF的工作,熟悉主要的UPF结构,一些常用的command。如果精通tcl, 做过tcl based的UPF2.0的话肯定会有加分
System Verilog
一般都是DV需要用sverilog,如果没有相关经验也不必刻意准备,但是随着System Verilog Assertion的普及,作为Designer如果有相关的经验是可以加分的,SVA对于early verification非常重要,而且designer作为最了解design的人,使用SVA可以大大加强code quality,减少DV的负担。
Synthesis/STA
专职做synthesis有其他的要求,作为designer,很多时候需要了解一些concept的东西,有利于从在design阶段就开始optimize你的design。一般主要需要了解就是各种timing相关,
1. 常见的timing conceptsetup/hold/clockuncertainty以及improving timing的办法。建议把带skewjittersetuphold 公式写出来,就每一个项说出影响的因素以及improve的手段。
2. 如果阅读timing report[一言难尽,看trans,load, wire delay等等],常用的fix手段[size cell, cell swap, buffer等等]
3. 常用的timing tclconstraint 命令,不过一般不问这个
4. Multi-cycle path clockreconverge可以单独准备一下

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kevin.zhang 发表于 2015-2-8 17:32:20 | 显示全部楼层
感谢这么细致的分享,读了一下,留着以后准备找工作时作为指导!
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annawuyi 发表于 2015-2-8 22:45:56 | 显示全部楼层
谢谢楼主的分享,难得有EE的帖子了,楼主信息多,分享的网站很多,请问有没有VLSI的post的网站?除了上面那些公司,楼主还投了哪些公司?像asic和vlsi的哪些公司?有网站可以分享吗?投那些职位?谢谢
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lwy1992417 发表于 2015-2-9 00:00:41 | 显示全部楼层
多谢楼主分享,总结的很好很有用。连intel的offer都能拿到!表达一下仰慕之情~
我十天后apple 的 onsite, 想请问onsite 和 phone interview  相比, 准备的侧重点是那些? 非technical的问题比重会很大吗?
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璐虢琳华 发表于 2015-2-9 04:34:47 | 显示全部楼层
看完之后果然感觉自己还差了好多
前几天面试被一个简单的状态机搞晕了。。
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 楼主| prodigalr 发表于 2015-2-9 04:55:48 | 显示全部楼层
lwy1992417 发表于 2015-2-9 00:00
多谢楼主分享,总结的很好很有用。连intel的offer都能拿到!表达一下仰慕之情~ -google 1point3acres
我十天后apple  ...

如果是ASIC的职位的话95%以上的时间都只会问技术问题。
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 楼主| prodigalr 发表于 2015-2-9 04:58:04 | 显示全部楼层
annawuyi 发表于 2015-2-8 22:45
谢谢楼主的分享,难得有EE的帖子了,楼主信息多,分享的网站很多,请问有没有VLSI的post的网站?除了上面那 ...

有一个中文的交流网站,是挂在某个学校下的,但是具体我不记得了。
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lwy1992417 发表于 2015-2-9 05:32:54 | 显示全部楼层
prodigalr 发表于 2015-2-9 04:55
如果是ASIC的职位的话95%以上的时间都只会问技术问题。

gotcha~ 多谢指点。
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lylchmm 发表于 2015-2-14 00:58:49 | 显示全部楼层
多谢大神指导,刚刚面了apple的dv intern是个三哥...快两个星期了还没有结果
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zhangshiying 发表于 2015-3-4 08:32:41 | 显示全部楼层
求问楼主,那道“输出为1 当 pattern 为010 “或” 10100101” 的题怎么设置状态啊,感觉很难,是不是需要用到tag什么的啊
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hjacky 发表于 2015-4-29 00:16:15 | 显示全部楼层
跪舔LZ!!!求LZ私信linkedin,小弟今年找工作~~~求教!
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annawuyi 发表于 2015-7-4 12:02:46 | 显示全部楼层
楼主好,能给个邮箱吗?帮我看看简历?谢谢
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