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[求内推] EE硕士求ASIC职位内推。顺便求还坚守在EE的各位同胞们多多交流

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yanyan2060 发表于 2015-9-1 09:51:11 | 显示全部楼层 |阅读模式

2015(7-9月)-[]EE硕士+fresh grad 无实习/全职 - 内推| 电路/电子/半导体类全职@fresh grad应届毕业生

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如题,求ASIC相关职位内推。
个人基本情况:MSEE,东部水校SBU。GPA3.8。14年底就毕业了。。找工作开始的比较晚错过了1到3月。。除了CA的第一个project。。学校相关project面试官都不感兴趣。。到现在为止有回应的不多,然后4月到现在补了Computer Architecture 和System Verilog相关的验证知识和project。简历上project相关部分如下:. 涓浜-涓夊垎-鍦帮紝鐙鍙戝竷
Dual-issuePipelined Multimedia Processor (Verilog)                                                                 02.2014—04.2014                     
•   Designed a dual-issue pipelined multimediaprocessor based on the SONY Cell Synergistic Processing Unit
      architecture to support SIMD functionality.   
•   Processor could detect data hazard andcontrol hazard and solve them by forwarding and stalling.
Verificationfor a 2*2 Ethernet Switch (SystemVerilog)                                                                04.2015—05.2015
•  Implemented RTL code based on FSM and FIFO for a 2*2 Ethernet switch.                 
•   Built a testbench including interface,generator, driver, monitor and checker and top level testbench.
•   Generated constraind-random stimulus andwrote the code for functional coverage.
Implementationof Caches Hierarchy (C++)                                                                                 05.2015—06.2015
• Implemented4-way set-associative instruction and 8-way set-associative data L1 cache, a unified16-way
    set-associativeL2 cache with 16 MSHRs.
• Implemented LRU replacementpolicies by using double linked list and WBWA allocate policies.
Out-of-OrderPipeline with ROB based on Tomasulo’s Algorithm (C++)                                  05.2015—06.2015                                                            
   Modeled pipeline stages to performout-of-order execution and in-order retire
   Utilized re-order buffer performing in-orderupdating of register files to ensure precise state.
Synchronous& Asynchronous FIFO Design and Verification (SystemVerilog)                         04.2014—05.2014                                 
•   Implemented a synchronous FIFO and wrote theinterface, driver, scoreboard to verify it.
•   Implemented an asynchronous FIFO with fulland empty flag using Gray code pointer.
Four BitCarry Select Full Adder (Cadence Virtuoso)                                                                   11.2014—12.2014
•   Designed and verified a 4 bit carry selectfull adder using D flip-flop, multiplexer and mirror 1 bit full adder.
•   Used 1 stage pipelining for the full adderand obtain 421MHz clock frequency.                    
•   Used Cadence Virtuoso to draw the CMOSschematic and layout also passed DRC and LVS.
还用过SystemC写过一些project。。(根据之前仅有的几次回应感觉面试官不感兴趣就果断删掉了。。。),。用C++做过data mining 的算法(对找工作感觉木有啥用。。。。)
求地里的各位前辈如果觉得有合适的机会可以内推!!拜谢。。或者对我的简有什么
建议都欢迎提出!其实硕士阶段也修过算法什么的CS课程可是还是觉得对EE比较感兴趣。个人脑子不是那么聪明但也是一直会为自己目标努力奋斗的人,想再努力一把,
如果有同样坚持着硬件找工作的同学欢互相交流。
我的linked in : https://www.linkedin.com/pub/yanyan-zhou/7b/112/2bb
联系邮箱:yanyan9112@gmail.com

. from: 1point3acres.com/bbs

lylchmm 发表于 2015-9-6 23:10:12 | 显示全部楼层
哈哈,同道中人,可惜啊。貌似这个方面内推的人很少。。。
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 楼主| yanyan2060 发表于 2015-9-8 08:59:25 | 显示全部楼层
lylchmm 发表于 2015-9-6 23:10
哈哈,同道中人,可惜啊。貌似这个方面内推的人很少。。。
. 鐣欏鐢宠璁哄潧-涓浜╀笁鍒嗗湴
。恩。。而且问了各种人都说裁员。。。。
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frostylove 发表于 2015-9-15 04:33:25 | 显示全部楼层
同 EE grad..感觉很迷茫呀
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 楼主| yanyan2060 发表于 2015-9-24 05:47:53 来自手机 | 显示全部楼层
frostylove 发表于 2015-9-15 04:33
同 EE grad..感觉很迷茫呀

嗯。。同。。我这水校水project希望小啊。。已然刷起leetcode。。。。。。
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rengokantai 发表于 2015-9-24 05:51:17 | 显示全部楼层
yanyan2060 发表于 2015-9-24 05:47
嗯。。同。。我这水校水project希望小啊。。已然刷起leetcode。。。。。。

其实SBU EE找工作情况还可以, 我认识的EE的朋友都找到了工作
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 楼主| yanyan2060 发表于 2015-10-3 02:02:28 | 显示全部楼层
rengokantai 发表于 2015-9-24 05:51. 鍥磋鎴戜滑@1point 3 acres
其实SBU EE找工作情况还可以, 我认识的EE的朋友都找到了工作

啊。基本认识的都在Marvell...内推的也没信儿啊。。
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cy422311 发表于 2015-10-18 07:28:46 | 显示全部楼层
同EE 毕业生, 今年形势太不好了。。。。。。
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lylchmm 发表于 2015-10-20 11:57:44 | 显示全部楼层
高通今年做的太恶心了。裁人直接把整个市场给搅乱了。。。
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