【求助】关于ECE想申请软件的实习。。

回复 6# superdayuci

不是所有verification都要system verilog的~~ 我找的那个压根没有提这个...

design竞争肯定激烈啊 让公司trust一个intern去design一个multi-million/billion的chip 肯定难啊 相比之下verification就好多了

回复 10# paradox


原来这么多三哥在做digital方面的活是因为他们没有export license限制！！？？

我还以为他们举国都是干这个的llllll

回复 11# yy_debby


    昨天刚来一个Broadcom的面试，之前在他们家申了几个职位都是Design的，结果面的是Verification....我压根不会。。看到你有个verification的帖子丫~可惜积分不够看不到>< 你当时面的时候, verification相关的东西问的多么？就是关于“writing verification tests, scripting jobs, doing verification model upgrades”神马的。。这都是从job requirement上摘下来的。。我都木太有概念。。还是就只问了C,verilog计算机架构神马的问题。。？

回复 13# superdayuci


积分的话去新人区里面回个报道贴一类的很快就能有200来个积分的~~

我面的那个职位虽然就叫asic verification intern但是面的时候差不多啥都问了~ 根据他们的说法就是那个office好多年没有hire intern了这次hire的这个asic position做的东西也得根据我会什么~ 然后说最大的challenge就是我要自学很多新东西blablabla的 因为当时job description上没有写要会system verilog一类的verification tool 所以他们也没怎么问~ 我就说了我以前用过verilog里的open verification library写过testbenches 然后他们说他们用神马OVM UVM~ 说半径八两 我如果去了能学到xxxx一类的~ scripting language是问过perl~

关于design的intern，其实期望不要太高

很少有公司的verification是全部交给verification team来做的。design组里面也是需要做一部分初步的verification的，比如写一些 test bench去test基本的功能，就算是招收了design的intern，主要的工作也是写test bench

再说远一些，design的东西一般都很复杂，随便一个小block的子模块都是几万行，就算是full time design position，很多公司在进入职位的最初半年到一年，主要工作也是verification。公司让你从小block开始慢慢熟悉design的有，但目前为止我就只知道Qualcomm是这么干的

test bench来说，不需要熟悉system verilog，公司会非常理解学校一般不学这门语言。只需要具备一些OO language的概念就OK，面试的重点一般是C++

当然，如果学校有Formal verification的课，最好去上一下，帮助还是很大的

verification的面试方面，主要是digital design的一些基础知识，外加oo language。
不会写system verilog, perl都没太大关系

回复 15# Dincyfeng


哇 谢谢啊~~~ 学习了！！
前辈也是数电的? 地里几乎都是software 能辟出一块地方讨论hardware真是幸福啊....

我第一个学期也是学的VLSI+computer arch，这个学期学了一个C++的课和一个embedded system，感觉这2个方向的职位还挺多啊。。。申请硬件可以试试broadcom 和 nvidia， 他们貌似还在招人

回复 19# xiaokeer

谢谢你！我已经从了broadcom了 : )