ee ASIC方向（非码农）new grad简历求筒子们帮忙看看

首先， 你这个是resume ,不是cv
verilog, tcl, C++ 这种不应该放在tools 里面，应该列为program language 或者scripting .
同意楼上说的skills 可以单独列一个section, 这样别人可以一目了然。 skill 里面可以写例如ASIC flow,  synthesis, place & route， drc, lvs, 这样比放在project里面写更明显
个人认为， sram的project 更像普通 hardware project一些， 可以放到第一位。 可能你的前两个project 对于侧重于用hardware做算法的职位更有吸引力， 但是我也不了解这些职位的具体要求， 个人觉得sram的project更像传统的ASIC flow
“Finally compared performance with CPU based software methodology.”  ->what's the comparison result ?
"Verilog for RTL, wrote Tcl code in Cadence RC for synthesis." -> tcl is scripting language. How's the synthesis timing/area result? Optimized during synthesis ?
不知道你有没有STA， DFT相关的经验， 如果没有project但是有所了解知道相关的知识， 也可以列为knowledge放在resume上面， 增加key word

gpa的话， 我感觉3.6是够的，但貌似硬件的工作有的hiring manager就是喜欢看gpa高。。特别是有著名某校的GPA3.8成把抓， gpa可能是会有点点吃亏
LZ有intern 的经验吗，有intern也是一个加分项

我偏向长简历，不知道为什么一页简历这么流行现在。

哥们儿， 你现在情况如何？我也是ＥＥ的，现在压力很大。我们交流一下～　　

我也是学这个这个方向的，楼主方便交流一下吗

刚看到 Front-end ASIC Design Engineer - SNA - Sunnyvale, CA

https://www.linkedin.com/jobs2/view/369804995

看来我是要死磕se叻

你还在找吗？我们公司有opening

tjy1341 发表于 2017-6-17 00:18
你还在找吗？我们公司有opening

请问下哥们， 您能推荐下我吗？ 我的方向是通讯工程，请问您的opening 是什么。谢谢。 我的邮箱是sunson29@yahoo.com  谢谢了

说实话你的简历确实有问题，特别是项目描述不是很专业。