ee ASIC方向（非码农）new grad简历求筒子们帮忙看看

本人EE master，2017 may刚刚毕业的new grad。 专注找硬件电路asic/fpga设计方向，从今年2月开始正式海投，投了有300家了，只有一家小公司回复，其余要么没人理要么收到系统据信。每天受到intel和amd的邮件默拒。感觉一定是resume除了问题。
有没有志同道合的小伙伴可以帮忙看看，简历到底哪里存在问题。。

链接在这里：
https://drive.google.com/file/d/0B90tLbs2BCRmbFlFczhQa1BVbnM/view?usp=sharing


现在已经五月毕业了，工作还没有太好的着落，各位筒子们帮帮忙！

首先， 你这个是resume ,不是cv
verilog, tcl, C++ 这种不应该放在tools 里面，应该列为program language 或者scripting .
同意楼上说的skills 可以单独列一个section, 这样别人可以一目了然。 skill 里面可以写例如ASIC flow,  synthesis, place & route， drc, lvs, 这样比放在project里面写更明显
个人认为， sram的project 更像普通 hardware project一些， 可以放到第一位。 可能你的前两个project 对于侧重于用hardware做算法的职位更有吸引力， 但是我也不了解这些职位的具体要求， 个人觉得sram的project更像传统的ASIC flow
“Finally compared performance with CPU based software methodology.”  ->what's the comparison result ?
"Verilog for RTL, wrote Tcl code in Cadence RC for synthesis." -> tcl is scripting language. How's the synthesis timing/area result? Optimized during synthesis ?
不知道你有没有STA， DFT相关的经验， 如果没有project但是有所了解知道相关的知识， 也可以列为knowledge放在resume上面， 增加key word

gpa还好吧，找工作没有那么看gpa。不过海投确实没什么用，还是需要多找内推。

私信我邮箱，给你内推

个人粗浅意见可以自己的skill set列出来然后整理到一个section可以让人看得醒目点

大家都是这样的，还是多着内推把

gpa太低了....

qw230210 发表于 2017-5-26 11:15
个人粗浅意见可以自己的skill set列出来然后整理到一个section可以让人看得醒目点

嗯嗯 有道理

wzx5201314 发表于 2017-5-30 14:44
大家都是这样的，还是多着内推把

内推找不到太熟的人都是linked in乱加 回复的感觉也好少

ykwwind 发表于 2017-5-30 15:00
gpa太低了....

一般是不是要3.7以上？

明年毕业，同方向，楼主加油