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[我司要招人] Cisco上海研发中心ASIC Design/DV Engineer内推,待遇不错

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匿名用户-ODGRB  2019-2-16 00:20:55 |倒序浏览
工作信息-中国
找工年度: 2019
找工季节: 7-9月
工作职位类别: 电路/电子/半导体类
工作来源: 内推
相关工作经验范围: fresh grad 无实习或全职
工作类型: 全职
其他公司名称: cisco
你目前的专业: EE
目前最高学历: 硕士
应届or在职跳槽: 应届毕业生

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Cisco上海研发中心ASIC Design/DV Engineer内推,要求是new graduate,team是Core Asic Group,思科很好的一个组,有核心业务,主要做前端设计和验证,发展很好最近在扩张,地点在上海徐汇区漕河泾。本人暑假在这里实习过,待遇不错。有想回国的朋友可以私信或者把简历发到horaceyu1994@gmail.com,注明Cisco内推。祝坚守硬件的朋友们一切顺利!

JOB DESCRIPTION
. Waral dи,
Why Cisco
We connect everything: people, processes, data, and things. We innovate everywhere, taking bold risks to shape the technologies that give us smart cities, connected cars, and handheld hospitals. And we do it in style with unique personalities who aren't afraid to change the way the world works, lives, plays and learns. We are thought leaders, tech geeks, and pop culture aficionados. We celebrate the creativity and diversity that fuels our innovation. We are dreamers and we are doers. We Are Cisco.

. ----
Who You'll Work With
CRDC (China R&D Center) ASIC team is using cutting edge methodologies and technology to develop ASICs for Cisco enterprise switching, routing, IOT and wireless products. Leveraging Samsung’s 14nm technology, we developed the first Cisco 2.5D chip with 100+ Million gates. CRDC ASIC team has the full-scale of capabilities in architecture, design, DV, PD, DFT as well as device bring up. We are currently working on multiple next-Gen projects, including an enterprise switching ASIC, a wireless/IOT ASIC, and an enterprise routing FPGA.

. Waral dи,
What You'll Do
1. Design and implement complex ASICs.
2. Participate in the architecture definition, implementation and verification phases for our products.
3. Help create detailed design specifications and test plans.
4. Design and implement block level RTL, perform synthesis and achieve timing closure goal.
5. Develop test benches and create test cases
6. Work with cross-functional teams (hardware, software, diagnostics and signal integrity).
7. Assist in complex subsystem level lab bring-up, integration, and unit test verification.


Who You Are
1. Knowledgable in Verilog, SystemVerilog, C, C++
2. Skillful at utilizing Verilog/System Verilog in complex logic designs
3. Able to create clean code, using the best practices of software design
4. Have a working knowledge of Unix and a scripting tool is a plus
5. Proficient in both written and verbal English.
6. Self-motivation, teamwork and strong communication skills are essential
Educational Background
New Graduate. Master of Science in EE/CS or related field.
.google  и










补充内容 (2019-2-24 13:11):. 1point 3acres
本人不是思科员工,只能推荐这一个岗位。。。

补充内容 (2019-4-17 06:58):
此贴失效。。。

评分

参与人数 2大米 +7 收起 理由
betty18 + 2 jl***@gmail.com,谢谢楼主!
jasonusaco + 5 感谢楼主内推,简历已发,jyang***@outlook.

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Conjure 2019-2-19 06:09:02 | 只看该作者
全局:
非常感谢楼主提供机会!我的资料已发送到您的邮箱,zh*****@ncsu.edu.
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JerryWuX 2019-2-20 00:40:53 | 只看该作者
全局:
您好,想请教一下,上海研发中心是否有C++ 后端2019 Summer实习岗位呢?
我对后端开发比较感兴趣,家也在上海,所以很想知道是否有相关机会。
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kaibaseto 2019-2-20 01:31:13 | 只看该作者
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JerryWuX 发表于 2019-2-20 00:40
您好,想请教一下,上海研发中心是否有C++ 后端2019 Summer实习岗位呢?
我对后端开发比较感兴趣,家也在 ...

不好意思啊,我不是思科员工,只是跟我实习组的manager比较熟。其他岗位我不了解。。。
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JerryWuX 2019-2-20 06:09:18 | 只看该作者
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horaceyu 发表于 2019-2-20 01:31
不好意思啊,我不是思科员工,只是跟我实习组的manager比较熟。其他岗位我不了解。。。
. check 1point3acres for more.
👌没问题,感谢回复。我自己查一下吧
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mick233 2019-2-20 10:49:04 | 只看该作者
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你好,非常感谢内推机会,简历已发 mick***@ucla.edu
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发了简历 谢谢楼主!!!加米加米
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