芯片/半导体类工作现在很难找吗？

ethan1987 发表于 2020-8-4 12:05
我给你讲讲我的经历，当年我做ASIC Design，想面Intel, Nvidia, Apple, Qualcomm等公司，投了无数次结果只 ...

看了大哥的故事，太励志了。相比之下我这点挫折真不算啥。

我理解你和其他几个帖子劝转码的动机，从收入来看，确实SDE方向会更好。
但是从我个人规划来说，既然已经phd毕业了，还是决定继续深耕硬件设计方向。
希望以后能当principal architect/chief researcher之类的岗位。对收入不那么敏感。

lljx 发表于 2020-8-4 13:44
（内存厂）我司有soc designer engineer职位open，楼主感兴趣的话私信我

感谢！已经私信你啦

你也进了两次onsite 但你也说了 答得不好 连简历的东西都回答不出来我觉得这在面试中是很让人怀疑你的能力的。这不是支持标题中工作难找的论据吧？难道是工作好找的定义就是无论面的多差都能录取才叫好找？不如改个标题变成我怎么样在onsite中脱颖而出。机会是给有准备的人，准备的不好，再来20次onsite也未必叫做“工作好找”。

任耳东风 发表于 2020-8-5 01:30
你也进了两次onsite 但你也说了 答得不好 连简历的东西都回答不出来我觉得这在面试中是很让人怀疑你的能力 ...

嗯 简历那个项目我没准备好的确是自己的责任。
但是其他的问题答得不好，并不单纯是我自己的问题。
硬件系统的设计问题不像SDE刷题那样有相对统一的判断标准。
面试结束后和导师同学讨论过面试的问题，有不少问题我们都觉得是面试官自己搞错了，或者至少是他们出题目就定义不准确。
面试了几家，我发现工业界的人不少把自己的项目理所当然的当作通用模型，而忽略了很多隐性的条件。
作为fresh grad，我只能从学术界的最常见模型出发，尽可能的猜测他们想考察什么，但很多时候还是猜不准。
我也试图反复的要求他们clarify，但他们意识不到这点，并没有把自己项目的特殊条件设置向我明说。
这和我自己的面试准备程度好坏已经无关了，目前也找不到好的方法解决这一问题。

其实从我自己当过TA出期末考题的经历来说，要设计一道好的系统题是不容易的，要设置好边界条件，要保证学生不会想歪。
. Waral dи,但是面试官都是临时想出一个题，而且最终解释权都在他们手上。我已经尽量陈述自己的思考过程，也得不到认可。
感觉他们招人的需求还是不够迫切吧，所以但凡觉得不是百分百满意就拒了。

不知道我这种感觉是不是太主观偏差了

匿名用户 发表于 2020-08-04 11:44:29
嗯 简历那个项目我没准备好的确是自己的责任。
但是其他的问题答得不好，并不单纯是我自己的问题。
硬件系统的设计问题不像SDE刷题那样有相对统一的判断标准。

硬件不好找是事实，但是但凡放出来的opening都挺想赶紧能有人填上的吧……招人很花钱花时间的，而且这个经济下今天有的hc明天还不一定呢，老板肯定想赶紧招到啊……

游客 24.23.138.x 发表于 2020-8-5 03:14
硬件不好找是事实，但是但凡放出来的opening都挺想赶紧能有人填上的吧……招人很花钱花时间的，而且这个经 ...

我面的opening好像不是针对校招的，可能他们最后招了有工作经验跳槽的人吧
要么就是其他candidate太强了

匿名者 发表于 2020-8-5 02:44
嗯 简历那个项目我没准备好的确是自己的责任。
但是其他的问题答得不好，并不单纯是我自己的问题。
硬 ...

瞧你这嚣张霸气的，面试官都不带脑子来问你问题的哦？我在硬件领域工作这么久，也没觉得说我的同事们有多正确，依赖的模型有多精妙，大家都是傻子就你一眼看穿问题？太自大了吧…bias for action首先就是个问题，其次能不能在现有条件内给出较好的方案的逻辑很重要。你的面试表现，让我看来，就是既没有理解别人也没说服别人，更没表达清楚自己。他们不是给你当导师的，他们只是你未来的同事，整个面试鸡同鸭讲，人家肯定没法接受和你共事。我没否认硬件位置不多，对新人没那么友好，但是你只能从自身找问题，找人家的问题没有任何意义。不是说大背景是工作好难找～就可以轻易放过自己的问题。如果真觉得硬件玩不下去，那就转行吧。

任耳东风 发表于 2020-8-5 04:29
瞧你这嚣张霸气的，面试官都不带脑子来问你问题的哦？我在硬件领域工作这么久，也没觉得说我的同事们有多 ...

嗯 确实面试的时候太紧张，没能一眼看出来问题，而且也不好意思和面试官argue
但是回过头冷静分析，就明白问题是带有并未明说的附带条件的
有个问题问如何测定pipeline system中某个component的average latency
我就回答可以设计一个sliding window，累计比如最近128个packet的(output time stamp - input time stamp)的总和来算平均值
面试官说我错了，应该是按照output和收到response信号的时间来界定
但要知道pipeline system的不同stage或者component间不一定是有ack signal的啊
像标准的CPU 五级stage之间难道有ack信号吗？很多SOC片内通信也没有ack吧？

还有一个critical section的问题，我回答了很多memory consistency model的知识，像sequenctial consistency, TSO之类的
后来回过神他可能想考察我懂不懂shared LLC的load/store buffer设计

简而言之，我的确很难猜他们到底想问啥，要求对方clarify也没说到这些，确实不知道怎么做。

我觉得现在什么工作都不好找，尤其半导体行业，就那么几个公司，所以有onsite就一定要把握住。楼主这回面试失败也别放弃，毕竟phd这么多年呢，累积经验了下次再战。评论里有个说话很臭的，真佩服楼主还能心平气和回复。加油！

匿名用户 发表于 2020-08-04 15:00:55
嗯 确实面试的时候太紧张，没能一眼看出来问题，而且也不好意思和面试官argue
但是回过头冷静分析，就明白问题是带有并未明说的附带条件的
有个问题问如何测定pipeline system中某个co

首先我不是硬工，所以如果觉得外行的意见不care可以ignore我

我单纯的从你的case里面觉得，面试官提出的问题其实很正常，假设你通过了面试，在你工作中类似的场景很普遍，你的pm给你一个project，你上来就说现在都设计错了，人家怕是要在心里骂娘了。现代社会开发极少说英雄主义，你几乎肯定要在一个团队做，如何和团队沟通很重要，也许你发现了一个“致命缺陷”，但是我相信大多数现有系统很难有这么个机会给你做英雄，之所以会有目前的solution，一定是经过了漫长的讨论和trade-off才形成现有的方案，与其上来就diss，不如考虑一下如何clarify和communicate，看一下到底前人的经验到底是为什么，在动手做事情。就算是软件system  design也有很重要的一点是考核候选人沟通交流甚至是在模糊的问题中提炼出一个合适的方向并且去掉一些不重要feature和concern