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分享今年秋招apple面试全流程的经历，希望能帮到大家顺利拿到理想的offer！
简单介绍我的方向是数字ASIC偏后端的岗位，logic synthesis，STA，PnR相关，之前在国内有三年的经验，目前UCSD ECE在读。
8月初recruiter看到我在官网上的profile，主动联系了我，约了半小时的电话了解了我的背景和兴趣，然后给我推荐了多个岗位并且让我在官网投递。
投递后大概一周，有四个不同team的recruiter分别联系我，并约了第一轮跟HM的初面，因为是组招，CPU，GPU，SoC虽然不同组，但是工作的内容比较类似。
第一轮的面试都比较轻松，HM会先介绍他们组的情况，然后聊聊我之前的经验，问一下简历相关的问题，technical部分较少。
很幸运的是四个组都愿意move on，但是apple目前的政策是只能选其中一个，因为工作内容差别并不大，我就选择了其中两个聊起来比较开心的HM又约了一轮额外的info call，问了许多JD和team culture相关的问题，最终决定了最match的一个组。方向主要是跟front end RTL合作做logic level的optimization，同时也会与STA和PnR组合作，有点像国内现在说的BES，介于ASIC流程前端和后端之间，但是个人感觉他们对logic synthesis部分钻研的很深，对RTL design有一定的要求，不像国内就是跑一跑flow。
随后约了7轮45min的VO，分别是擅长不同方向的组员，HM，和HR。
面试的问题其实并不算难，主要是深入讨论简历里提到的内容，technical问题的大部分是常规的digital logic，verilog，timing，computer architecture的问题，其实我准备的并不算很充分，因为我原以为这种非NG的岗位并不会问太多课本的内容，但也都大概回答的差不多，大致有以下类型的问题（问题覆盖面很广，但基本都是网上面经常见的问题）：
Digital logic：
1. If (a[4:0] == b[4:0]) 对应的logic gate是什么？答：四个XOR + 4 input NOR
2. 用MUX搭建inverter，AND，XOR
3. Binary to Gray code，truth table
4. 手撕FSM + truth table
5. Async，sync reset，pro and cons，怎么解决异步复位潜在的亚稳态
STA/Logic Synthesis/Physical design
1. 给了一个电路和折线图，其中cell的delay随温度变化，问哪个温度出现hold violation，基本就是setup hold 问题的变形。
2. 说一下logic synthesis过程中的优化方法。
3. STA各种概念，OCV，PVT corner，skew，PBA/GBA，POCV等等。
4. Congestion怎么解决，Floorplan有什么需要注意的。
其中比较值得一提的是，HM的问题非常硬核，上来直接拿了一条存在很多问题有setup v您好！
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总体看下来VO的难度适中，各个面试官人都很好，氛围比较轻松，最后一轮还是华人小哥，人特别好也很专业，面试的45min结束以后又闲聊了快一个小时哈哈。
VO四天后recruiter发了邮件约电话，尬聊期望薪资，十几年的资深recruiter确实牛，拉扯了好几轮还是败下阵来，吃了语言的亏！我还是报了个数字。她说我报的有点高，然后她给了个略低的范围，并没有确定最终的数字，然后说过两天带着具体的数字再联系我，应该还能稍微谈一谈。
目前就是这样了，其实我是有点慌，因为之前暑假的apple实习offer被莫名其妙撤过一次，希望这次别出什么幺蛾子了！
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