提供ASIC/FPGA design组内内推，做硬件数电的小伙伴的希望来啦

长期提供2019年FPGA/ASIC design岗位内推，公司ASML，地点San Jose，感兴趣的小伙伴请将简历发邮箱

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Popular Interview Questions from Top Companies

职位描述如下：

PHD, or MSEE with 3+ years' or BSEE with 5+ years' equivalent experience.
Strong Verilog or VHDL coding skills.
Good TCL coding skills.  
Experience developing FPGA system designs with deep understanding of timing closures.
Familiarity with computer system architectures or SOC architectures.
Good hardware knowledge.
Experience on high speed communication interface such as SERDES and 10G ethernet.
Excellent communication skills and trouble shooting skills.
Experience on Linux system and C coding is a plus.

若收面试邀请，请务必联系，讨论简历以及面试流程事宜。



补充内容 (2019-4-30 12:33):
补充说明： 近期收到很多12月毕业的小伙伴的简历，12月距离现在太遥远了。我已经把简历发给manager，但我们组更期望招8月份之前入职的小伙伴。

补充内容 (2019-5-7 07:27):
最新消息，目前组里FPGA 方向 master new grad满了，今后只招senior或者PhD。 Embedded system方向仍在招new grad。希望有linux，C， C++项目经历

补充内容 (2019-5-16 07:47):
FPGA方向目前只招有工作经验的master或者new grad PHD。
Embedded System 方向目前招收数个entry level engineer。 岗位要求如下：ARM SOC, FPGA Nios embedded system, C/C++, Verilog/VHDL, 通讯协议TCP/UDP SPI

zxq3157303 发表于 2019-4-30 04:30
楼主，请问应届Master可以投吗？

可以投，目前new grad有一个名额，可以试一下，面试表现好的话老板也会考虑

楼主，请问应届Master可以投吗？

想问楼主现在还可以帮忙内推吗？newgrad