EE美本找HW Engineer Intern经历

EE本科毕业现在还好找工作吗？2014fall担心中。。。

binary search 这题有点意思啊

想请问楼主准备面试刷过什么样的题没？我基本上找到的都是网上一些常见的硬件的题，感觉量很少，根本和软件不能比啊。。有没有什么好的建议可以为面试临时突击一下的？

整除5那道是怎么做的呢

膜拜大牛。。
大清早看到这个帖子妥妥的是正能量
红果果的差距啊差距。。。

看了几个帖子之后的一个总结：
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VLSI面试就业的一些必备skills:
0. talk about your project: verilog project (灰常基本的RISC PROCESSOR)
1. C/C++, systemC, perl的熟练程度
2. embedded system做过的project
3. linux指令熟不熟悉
4. 会不会scripting language

具体面试的详细的题目：
写个C的sorting function~ 我写了个简单的bubble sort；
verilog写flip flop, register；
async 跟sync在画symbol的时候什么区别；怎么把async变成sync的；
问我SRAM跟DRAM有什么区别；
stack跟heap是存什么的；
stack是什么结构怎么operate的；
what's your weakness；
用inverter设计一个2-to-1mux；
《《(一般做mux不是用transmission gates么~ 用的cmos比较少~ 全用cmos inverter的话就从Karnaugh Map直接推公式吧~~~ 懒得自己弄的话就google~)
systemC的问题；做过什么systemC的project；有没有在linux下写过systemC；
会不会scripting language；
不知道code coverage跟functional coverage的区别；
写个C的swap function要pass by reference；
看一段C code~ 让我看看有没有问题；
然后问我state machine，RTL coding；
memory controller的state diagram让我写verilog code；
问mealy machine/moore machine什么区别；
写verilog的时候要注意什么；
想做design还是verification还是design verification；
有没有用过verilog的一些verification library；
接着又聊了一些学校的courses~ computer architecture~~ DSP~ 之后问了一些别的behavioral的问题
自己添加“verification中，会不会用system verilog？”

>>>>>>>>>>>>>>>>>>另一个博通实习面试的经历：IP core development and verification，应该是偏向计算机体系结构的数电设计和测试吧
怎么处理rename stage register map, broadcast, reclaim的；
问了一些Verilog的问题，都是很老的, blocking&non-blocking, implicit latches....；
最后问了一个数电问题，用一个multiplexer和一个inverter做一个XOR；
要说经验的话：
（1）要说我背景还有点长处的话，也只有第一学期的GPA还不错了，所以大家好好修课总是不错的。
（2）找就业中心改简历，免费而且专业，为什么不用呢？
（3）不要对自己信心不足，楼主背景这么烂尚且能找到实习，你又为什么不可以呢？且行。

我的intern算asic verification~面试的时候问了不少verilog跟c的问题~~
    数电的你可以谷歌关键词ASIC，VERILOG, DIGITAL DESIGN，有题库的
    计算机体系结构的话，看Patterson & Hennessy，也可以试试看搜题库

Verilog里面的blocking和non-blocking assignment有什么区别，会什么scripting language，会不会Perl，等等
比如说有一个9-bit的存储器，里面有两个bit坏掉了，如果任何一个输入bit是1，输出的两个bit都是1，否则两个输出都是0.怎么用最少的步骤找出那两个坏掉的bit。
》》》哦，就是binary search。比如说第一次试vector  1111 00000然后看output。如果某一个本来应该是0的bit变成了1，坏掉的地方就找到了。否则坏掉的bit肯定在 前四个或者后五个bit里面。那样第二次就可以试0011 00011这样以此类推

谈自己做过的最成功的project，怎么加快一个数字设计的时钟频率，一个sequence detector的FSM设计和HDL实现，还有不值一提的小问题若干。
》》》如果要加快一个原有时钟的频率，一般就要用PLL了???。。。

画个CMOSNOR Gate，画个MOSFET的截面并且解释工作原理，怎么设计一个latch，latch和flipflop的区别，怎么用latch做flipflop。。。
然后是一个稍微复杂点的digital design，不过题目有点长记不清楚了，但是难度并不大。
问我DMA是怎么工作的，为什么要用DMA，如果CPU有cache会有什么问题，怎么解决这些问题等等。

然后他又问我asynchronous和synchronous reset的区别，各有什么优缺点，并且让我用VHDL写出两种flipflop的实现。
他继续问，既然asynchronous reset会有timing的问题，synchronous reset又必须有clock signal才能正常工作，在industry里一般怎么解决这个问题呢。
直接告诉我答案了（reset是asynchronously asserted，synchronously deasserted）
最后一道难题，设计一个FSM，判断一个输入是否能被5整除，输入每次1bit，从MSB开始。