EE美本找HW Engineer Intern经历

顶楼主 尽管不能看

膜拜，哥也是学硬件的，现在苦苦求一个intern

guess下，用一个异或门，输入是两个相位不同的clock

39123811 发表于 2013-3-21 15:02
lz，谢谢分享！
我只想问下M 在学校面你的时候，那个问题“怎么加快一个数字设计的时钟频率”怎么解答啊？ ...

是不是用pipeline就行了？加快clk 频率的话用PLL

39123811 发表于 2013-3-20 23:02
lz，谢谢分享！
我只想问下M 在学校面你的时候，那个问题“怎么加快一个数字设计的时钟频率”怎么解答啊？ ...

“这样理论上可以换个更快点的时钟（我觉得这是问题的意思）”
就是这个意思

如果要加快一个原有时钟的频率，一般就要用PLL了。。。

zhaoweigg 发表于 2013-3-21 11:39
guess下，用一个异或门，输入是两个相位不同的clock

虽然的确能输出频率增加的clock，不过如果原来的clock duty cycle 不是 50% 的话output clock的rising edge之间间隔会不一样。。。不是很清楚这个有没有实际价值

SegFault 发表于 2013-3-22 14:41
虽然的确能输出频率增加的clock，不过如果原来的clock duty cycle 不是 50% 的话output clock的rising ed ...

我又看了下，即便duty不是 50%，也是可以的，通过调整相位差，两个clock的相位差为半个周期就可以

zhaoweigg 发表于 2013-3-22 18:34
我又看了下，即便duty不是 50%，也是可以的，通过调整相位差，两个clock的相位差为半个周期就可以

嗯，是这样。