Apple SoC组多个opening, 3年左右经验，优秀应届也可

我们SoC组(就是做苹果手机平板里A系列处理器的组）目前有多个opening，主要招ASIC Design Engineer和STA Engineer。 有3年左右工作经验最好， 优秀的应届也欢迎.如果你还坚守硬件，无论是想跳上一条目前相对行驶平稳的大船，还是想做业界最顶尖最牛逼的芯片，只要你能力出众，欢迎来我们组。
感兴趣的同学站内私信我，我会给你我的联系方式。如果你的背景合适，我会直接把你的简历发给hiring manager.




补充内容 (2017-1-20 09:23):
额，收到很多人的私信，但是请背景match的联系我吧，不要病急乱投医。。。。
我们组做SoC, 所谓的背景match，就是至少有数字电路设计的经验，懂Verilog, 芯片整体设计流程等等。

楼主您好，由于私信没法发送所以在这里写一下大致背景
目前就读于USC第二学年VLSI track，熟悉Verilog， SystemVerilog， Python/Tcl/Shell Scripting
在NVIDIA做过summer intern，熟悉DFT和DFT verification相关工作
做过Network on CHIP和MIPS架构的pipelined cpu的项目
目前在寻找ASIC RTL design/DV/DFT相关的工作，希望可以和楼主进一步交流
邮箱：qiangxue@usc.edu

楼主你好，我暂时没有私信权限，请问还有推荐名额吗？
我2011-2013在北京工作2年，职位是FPGA Engineer，14年来美读硕士，今年夏天毕业，
在这里的research就是VLSI design，设计过SRAM，也流过片，还在packaging实验室做过芯片封装，在这边也一直在做RTL仿真，FPGA实现，有丰富的verilog和VHDL经验。
我的邮箱：dongliang309@gmail.com ，希望邮件联系！
非常感谢！

沒有權私信, 有什麼方式聯繫, 我有三年半 Asic design 經驗

请问私信就是左上角“”发消息“”的按键吗？

lll_2013 发表于 2017-1-19 07:37
楼主，apple是我的最爱，没有之一！！！我给你站内消息了，麻烦你看一下，还有我感兴趣的职位，我把我想要 ...

你的背景不match我们组，没有办法直接推。。。

请问招DV嘛还是主要招design？有一年半DV经验，谢谢

您好，我有兩年VLSI設計和驗證的工作經驗，熟RTL Design Flow、Verilog和SystemVerilog，目前因權限不足無法站內私信，想詢問您的聯絡方式以便投遞履歷表。我的聯絡方式為jaychengsc@gmail.com以及1-310-755-5935，感謝您的幫忙。

麻烦楼主看私信。有两年RTL design经验，我想我的背景符合职位要求

lz给你私信啦~ 我是应届生，有processor design, digital RTL (Verilog)和ASIC STA的project。我把我简历和linkedin的链接都贴在私信里了，希望lz能看到！