23年VLSI new grad簡歷求批

樓主大學本科EE 研究所CE 預計今年六月畢業
目前有拿到一些面試但都是DV相關
本身是想走RTL design (DV不排斥但prefer design)
之前有近一年的實習經驗分別在台灣(design相關) 和美國(DV)
想請各位幫忙看一下簡歷
猶豫的點是上上quarter有做過一個VLSI的project 有用Virtuoso 跑過整個design flow (從schematic 設計開始) 不知道該不該加上去或是加了對找design工作有沒有幫助
麻煩請各位給點意見了
以下是簡歷連結https://drive.google.com/file/d/1IBbt6u6rsPZml2sh8LR8HKj66PXM3H6I/view?usp=sharing

感觉挺好的，把绩点加上去就好了。
另外这份简历可能DV的组会更喜欢一点，毕竟有UVM的经历。
如果有跑完整个design flow的experience肯定是更好的，因为做design不只是要懂verilog coding，还要知道自己的代码会综合出什么东西

没什么问题，硬件人的简历都大同小异，会UVM并且highlight出来对design岗位也是很加分的（尤其是小公司）
还有就是注意education那一栏把绩点加上

建议可以再多加入一些Computer Architecture相关的关键词/项目/经历。
个人觉得Design 相比于 DV来说有更多的关注在CA上。

Goodluck19 發表於2023-3-19 19:46
建議可以再多加入一些Computer Architecture相關的關鍵詞/項目/經歷。
個人覺得Design 相比於DV來說有更...

了解
所以有沒有跑過整個chip design flow 相對來說沒那麼重要?

看看z s z s z z s z

a0m 發表於2023-3-19 21:37
感覺挺好的，把績點加上去就好了。
另外這份簡歷可能DV的組會更喜歡一點，畢竟有UVM的經歷。
如果有跑完...

感謝回復!
因為是考量到如果再加一個PROJECT就有點太多了 (4個)
所以才在猶豫