求VLSI(超大规模集成电路)的真相！

killer005mh 发表于 2013-7-10 06:55
又看到个13FALL USC学VLSI的。。。哥是12FALL在这里学VLSI的。。不得不说做好熬夜的准备吧

俺10年在那儿学过，没熬夜

kaneroy 发表于 2013-7-10 09:25
感觉没说反,工艺不发展的话,光靠VLSI优化设计也就提高10-20%效率,但是软件可以用算法轻松达到VLSI的效果.

我没看明白你的逻辑。。。
还有，不知道你说的vlsi优化设计具体是指什么。如果前端不变，process不变，后端重做认真做用力做发狠做的话，10%-20%的提高（是性能还是功耗还是面积还是综合？）也非常非常难。

1129evan 发表于 2013-7-10 18:58
亲，TSMC哪有那么神。明年16nm……这个是哪个老板和你讲的，也太夸张了吧。进TSMC的话，中国人不行啊，上 ...

哈哈，你是不是要回我引用的那个回帖？
tsmc的下一个node是20，明年还是会量产的。。。
只是很多公司的很多产品会直接跳过20，从28一步到16.

david.fang 发表于 2013-7-10 08:23
vlsi 的硕士 是不是要普遍得写代码？

用Cadence画lay out占了很大一部分，如果你不喜欢写代码，可以不写

david.fang 发表于 2013-7-10 21:23
vlsi 的硕士 是不是要普遍得写代码？

基本上是这样的。
如果做数字电路的话写verilog要写代码，运行CAD工具也要写代码，写个脚本方便自己的生活也要写代码。
如果做模拟/射频的话，可能不需要直接写太多的代码，但本质上还是写代码。。。比如cadence画原理图，黑色背景绿色器件红色端口蓝色导线，鼠标点一点，拖一拖，连一连，画好的东西存下来成netlist还是一个文本文件，不嫌蛋疼的话手动直接写netlist也可以描述一些简单的电路。画版图的时候花花绿绿各种方块线条，不同的layer，存下来也是文本文件。
如果排斥直接写代码的话可以往模拟/射频发展，连间接写代码也排斥的话就比较麻烦了，毕竟集成电路不是用小刀就可以刻出来的了。

qianwang 发表于 2013-7-11 07:16
基本上是这样的。
如果做数字电路的话写verilog要写代码，运行CAD工具也要写代码，写个脚本方便自己的生 ...

同意. 基本上是这样的。但模拟/射频需要一些手上的计算,以便选择具体多大的电容等.

qlmaster 发表于 2013-7-11 00:49
我不觉得架构上的优化就一定比工艺上差很多，初代i7和2代i7的差距与2代与3代的差距非常大吗？intel的tik  ...

我的意思是如果arch 不大改,工艺不提高,花大力气做VLSI设计不如花时间搞软件算法.

liuzhe0320 发表于 2013-7-11 01:56
我没看明白你的逻辑。。。
还有，不知道你说的vlsi优化设计具体是指什么。如果前端不变，process不变，后 ...

我指"前端不变，process不变，后端重做认真做用力做发狠做的话 (VLSI CMOS level的优化，10%-20%的提高(功耗和性能)" 不如搞logic synthesis optimization (这个偏软件), logic synthesis 估计也就20-30% 提高, 不如直接搞软件算法(我是ＥＥ的，不是ＣＳ的，但我估计软件有办法更好利用ＣＰＵ，比如说并行算法阿，CPU workload的调配阿等等，学ＣＳ的可以纠正）；　这种办法应该可以提高（(功耗和性能）４０％以上如果做得好的话．　总的来说一句话，越高一级的优化设计越能提高性能，数电相比ＣＳ还是底层的硬件设计．

做技术哪有不辛苦的呢~至于是否需要天天熬夜得看个人的情况了~

qianwang 发表于 2013-7-11 07:16
基本上是这样的。
如果做数字电路的话写verilog要写代码，运行CAD工具也要写代码，写个脚本方便自己的生 ...

太有见解了。我也是这个方向的。求加QQ
396548917.